Des cartouches NeoGeo MVS opensource?
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Mercks
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Bouz
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Re: Demande d'avis sur la pertinence de cartouches MVS opensource
Les annonces récentes concernant la technologie embarquée dans les cartouches AES+ me fait remettre en question le design de ces PCB (et celui du PCB pour programmer ces deux-là aussi, du coup).
=> On efface tout et on recommence sur les mêmes bases qu'en début d'été, à savoir de la NOR flash série, et plus de la parallèle.
J'avais évacué cette piste après moult calculs, mais... s'ils y arrivent, pourquoi pas nous?
=> On efface tout et on recommence sur les mêmes bases qu'en début d'été, à savoir de la NOR flash série, et plus de la parallèle.
J'avais évacué cette piste après moult calculs, mais... s'ils y arrivent, pourquoi pas nous?
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Ryo Saeba
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Re: Demande d'avis sur la pertinence de cartouches MVS opensource
Hello Bouz,
Question de noob : pourquoi passer à de la NOR série ? C'est une question de coûts ?
En tout cas bravo pour l'ensemble de ton œuvre !
Question de noob : pourquoi passer à de la NOR série ? C'est une question de coûts ?
En tout cas bravo pour l'ensemble de ton œuvre !
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Bouz
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Re: Demande d'avis sur la pertinence de cartouches MVS opensource
Hello!
Alors oui, question de coût à plusieurs niveaux. Et de flexibilité.
Du côté de chez Plaion, c'était une question de disponibilité de la mémoire parallèle.
De mon côté, la NOR série a pas mal d'avantages:
- il y a plus de choix de références en.stock, plus de choix, plus de bons plans niveau prix
- quand on double la taille, la puce a toujours 8 broches, donc pas besoin de refaire le routage du PCB!
- la programmation externe de ces puces, pour flasher les cartouches, est BEAUCOUP plus simple: 3 fils par puce vs 40 pour les C-ROM par exemple. Ça ne nécessite plus de grosse carte faite maison à côté pour les programmer via le port cartouche!
Par contre, ça apporte plein d'inconvénients. Par exemple:
- il faut du CPLD avec beaucoup plus de broches, puisqu'on ne peut plus connecter simplement une partie du bus d'adresses et le bus de données sur les bus des puces flash => les adresses et les données sont produites par le CPLD.
- au lieu de sortir des données à 12 MHz tranquille sur la carte, on travaille en partoe à 133MHz => les contraintes de routage sont enormes.
- c'est de la mémoire série, donc il faut temporellement faire rentrer une commande, une adresse sur 32 bits, du l'attente de lecture, et de la lecture dans le même temps qu'un seul cycle auparavant. J'en suis au mieux à 165ns pour lire 16 bits seulement en temps d'accès à la mémoire pour 200ns autorisées. Le tiling est ultra serré et dépend des modèles de puces.
- il faudra potentiellement plusieurs CPLD par PCB
Au boulot!
(Merci d'avoir demandé!)
Alors oui, question de coût à plusieurs niveaux. Et de flexibilité.
Du côté de chez Plaion, c'était une question de disponibilité de la mémoire parallèle.
De mon côté, la NOR série a pas mal d'avantages:
- il y a plus de choix de références en.stock, plus de choix, plus de bons plans niveau prix
- quand on double la taille, la puce a toujours 8 broches, donc pas besoin de refaire le routage du PCB!
- la programmation externe de ces puces, pour flasher les cartouches, est BEAUCOUP plus simple: 3 fils par puce vs 40 pour les C-ROM par exemple. Ça ne nécessite plus de grosse carte faite maison à côté pour les programmer via le port cartouche!
Par contre, ça apporte plein d'inconvénients. Par exemple:
- il faut du CPLD avec beaucoup plus de broches, puisqu'on ne peut plus connecter simplement une partie du bus d'adresses et le bus de données sur les bus des puces flash => les adresses et les données sont produites par le CPLD.
- au lieu de sortir des données à 12 MHz tranquille sur la carte, on travaille en partoe à 133MHz => les contraintes de routage sont enormes.
- c'est de la mémoire série, donc il faut temporellement faire rentrer une commande, une adresse sur 32 bits, du l'attente de lecture, et de la lecture dans le même temps qu'un seul cycle auparavant. J'en suis au mieux à 165ns pour lire 16 bits seulement en temps d'accès à la mémoire pour 200ns autorisées. Le tiling est ultra serré et dépend des modèles de puces.
- il faudra potentiellement plusieurs CPLD par PCB
Au boulot!
(Merci d'avoir demandé!)
