Ca ceut dire qu'en décalant les machines d'un cycle d'horloge (ou deux), je peux multiplier par 4 la vitesse d'acquisition sur le bus d'adresses. Au prix d'une complexité qui commence à ouquer un pour irganider ce petit monde.
Restera que je dois toujours faire des boucles en assembleur côté Core 1 qui me font perdre des cycles.
Et la manière dont les vecteurs d'interruptions sont gérés me fait penser que ça n'irait pas plus vite avec eux.
Je me suis penché aussi sur la possibilité de passer par deux canaux DMA qui se configurent entre eux, mais même là j'aurai besoin de quelques instructions pour recupérer en mémoire les données à renvoyer, et je perdrai du temps.
Et quand bien même jarrive à gratter une trentaine de nanosecondes, il faudra penser que la cobme de tout ça est de supporter des fantaisies comme..
- du bank switching
- de l'écriture en RAM
- de l'écriture dans des ports
Donc encore plus de processing à cacher..... dans le 2ème canal PIO et avec le Core 0?
.Le Pi Pico, c'est rigolo.
).
