[Projet AES/MVS] Neo-C1 de remplacement !

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Bouz
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par Bouz »

Pour le reste, pas sûr qu'il faille un giga CPLD.
Dans tous les cas, il faudra des buffers pour faire l'adaptation de niveaux de tension. Ca implique des buffers, potentiellement bidirectionnels, qui pourraient être pilotés par une seule broche du CPLD.
J'ai joué un peu avec le epm240t100c5n. Il est raisonnablement cher (suivant où on l'achète) et propose 80 broche d'IO. Le NEO-C1 en a 90, on n'est pas loin.
Et quitte à jouer sur le nombre de broches et à réduire les coûts, est-ce qu'on ne partirait pas sur du buffer et du Pico avec ses PIO qui déchirent?
J'ai peur des délais de propagation avec les adaptations de niveaux.
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ragefan
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par ragefan »

Bouz, pas possible avec les epm3128 qui ont 100 pins ?
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Illusionrip
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par Illusionrip »

On a besoin d’aide pour la logique du circuit ??

J’ai demande a Furttek un coup de main au cas ou

Car sur son GitHub pas de Neo-C1

https://github.com/neogeodev/NeoChips
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ragefan
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par ragefan »

Le code FPGA est dans son code sur le mister :
https://github.com/MiSTer-devel/NeoGeo_ ... ter/rtl/io

Je ne sais pas si on peut en déduire la logique derrière ?
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par Xrider »

ragefan a écrit : mar. 6 févr. 2024 08:17 Bouz, pas possible avec les epm3128 qui ont 100 pins ?
+1, un cpld / fpga, 5V avec le bon nombre de pin 👍

Si on valide avec une architecture simple, on pourra progresser avec quelques chose de plus complexe et plus abordable
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par Illusionrip »

Pas con de partir sur du FPGA
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par Bouz »

Je n'avais pas vu que l'EPM3128 avait ses IO compatibles 5V, ça change tout! (le EPM3128ATC144-10 en l'occurrence?)
J'ai bricolé un peu avec l'EPM240 sous Quartus Prime / ModelSim. J'avais un PCB de proto qui va avec. L'utilisation gratuite de ModelSim obligeait à rester sur une version 20.1.1 de Quartus, si je ne m'abuse.
Quelqu'un sait si on peut récupérer les packages MAX3000 pour Quartus 2 dans cette version?
Etant donné qu'il s'agit d'un CPLD obsolète, on ne le trouve peut-être plus sur les versions "récentes" du produit.

Et en parlant de ça, le souci avec l'EPM3128 est qu'il n'est plus produit par Intel/Altera. Ca veut dire AliExpress et on croise les doigts pour qu'ils fonctionnent à l'arrivée.
Ca veut aussi dire qu'il faudra faire l'assemblage des PCB à la main. Et il y a 144 pattes ;).

A côté de ça, un CPLD (et non un FPGA) tolérant 5V permet d'avoir un circuit minimaliste. De tête:
- Le CPLD
- Quelques condensateurs de découplage
- Un port JTAG et quelques résistances (pour programmer le CPLD)
- Un régulateur 3.3V (et ses condensateurs)

Les CPLD, c'est cool, parce que:
- Pas besoin d'oscillateur ou de quartz externe, le CPLD est 100% drivé par ses entrées.
- Pas besoin de mémoire externe, sa configuration est stockée en interne dans son EEPROM.

Par contre, on peut le programmer 100 fois avant qu'il ne meure, alors il ne faudra pas faire 3000 essais avant que ça marche.

En tout cas, si on s'en sort, ça fera une carte pas chère, avec peu de composants et des CPLD soldés (4 ou 5€ pièce?). Ca semble viable économiquement pour remplacer une puce de premier abord (hors investissement en temps, évidemment ;)).

Pour la programmation, un lien avec Furrtek serait en effet appréciable. Il a probablement abandonné le projet à cause de la taille de la puce, et le fait de basculer sur un modèle avec rallonge pourrait relancer son intérêt sur le sujet :). Je n'ai pas regardé le code, mais je suis mauvais en VHDL et très mauvais en Verilog, alors ça risque de piquer.
L'avantage, c'est que le code est normalement le même pour du FPGA et pour du CPLD.

Voilà, et sinon, il serait peut-être intéressant de se poser une question vitale: de quel de la puce côté on fait partir la nappe? :) Oui, parce que sur une AES, on a le port cartouche juste à côté ;).
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par Bouz »

En complément, sur la question de l'obsolescence, il semblerait qu'on puisse bosser avec des CPLD Microchip ATF1508. Ils ont plusieurs avantages, notamment qu'ils marchent nativement en 5V (alimentation et tension de sortie des broches d'IO!), et qu'ils sont encore produits par Microchip!
Ils sont compatibles EPM7128 d'Intel / Altera, donc on doit pouvoir les programmer avec en bricolant (bricolage supporté officiellement par ATMEL). Point noir: on ne peut pas le programmer avec un USB Blaster (ou un clone de celui-ci), ou alors je n'ai pas trouvé comment. Ca oblige à acheter un kit de dev.

Voilàvoilà, qu'est-ce que vous en dites?
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ragefan
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par ragefan »

Mon niveau de compréhension ne me permettrait pas de juger trop la technique !
Partir sur du FPGA permettrait en effet de récupérer le code de furrtek du Mister. Par contre, je ne sais pas ce que ça implique de le porter dans un autre FPGA :(
Pour le prix des puces, effectivement, moins de 10 euros me semble encore acceptable vue la rareté des neo-c1.
Je doute qu'il faille reprogrammer trop souvent la puce donc un cpld devrait faire l'affaire, modulo un env de dev standard si on veut rester ouvert à la communauté.
Enfin, sur AES, le port cartouche est au dessus mais sur mvs, le chip est souvent en bord de carte. Pour que ce soit compatible avec un max de carte, je dirais qu'il faut que la nappe aille sur la gauche du chip ? (Compatible des AES, mv1 et mv2 de mémoire)
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par Bouz »

FPGA et CPLD, même combat dans ce cas précis. Le code est censé être le même, on est sur des équations logiques et de la bascule, rien de plus. C'est la beauté du VHDL/Verilog.
Le CPLD, s'il contient suffisamment de cellules, est plus simple à mettre en oeuvre, moins cher, et ne nécessite pas de mémoire externe ni de référence de temps.
J'ai regardé rapido le code du Mister, c'est du Verilog (pas de bol), il faudra que j'y passe un petit moment.
Je n'ai pas l'impression que la puce soit décrite à 100%, il faudra vraiment se pencher sur le code pour le compléter si nécessaire.
Pour ce qui est de l'accessibilité à la communauté, arrêtez moi si je dis des bêtises, mais globalement, quand on sort du GAL/PAL pour s'aventurer du côté des CPLD/FPGA, on arrive dans le domaine des gros constructeurs avec leurs gros outils de dev et leurs gros kits de programmation compliqués.
Intel/Altera propose un kit "Lite" gratuit avec Quartus Prime, et on peut trouver des clones d'USB Blaster sur eBay pour pas trop cher (j'en ai acheté 3 avant d'en trouver un qui ne me mettait pas un BSOD, par contre).
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par Bouz »

Alors? Des avis sur les CPLD à utiliser? J'ai quand même envie de partie sur de l'Altera, j'ai l'impression qu'il y a du stock et c'est moins hasardeux. Il faut quand même s'assurer que la version de Quartus Prime qui propose ce modèle est toujours disponible sur le site d'Intel.

Question bête: quelqu'un sait programmer un CPLD? Je peux m'y coller, mais je suis loin d'être expert et je suis sur le projet BricoNeo pour le moment.
Après, il n'est pas exclu que j'y passe un petit moment et que je débloque des choses. J'ai le sentiment que ça peut être un projet bien plus rapide qu'il n'y parait!

Question au spécialiste du PCB: @Xrider est-ce qu'il serait envisageable de souder le CPLD directement sur le flex, quitte à le rigidifier au niveau de la puce (pour réduire le coût et éliminer la question du connecteur 100 broches)?
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Re: [Projet AES/MVS] Neo-C1 de remplacement !

Message par ragefan »

Aucune idée de comment programmer un cpld :(
Il fait porter le code existant ou partir de zéro ?
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